Le nouveau paradigme de conception de puces de Huawei, axé sur l'accélération de la vitesse de transmission plutôt que sur la réduction continue de la taille des semi-conducteurs, offre une voie à la Chine pour produire des composants de pointe malgré les sanctions américaines. Reste à savoir s'il s'agit d'une véritable percée technologique.

Depuis 2019, la Chine est privée d'importation des machines de lithographie aux ultraviolets extrêmes (EUV) les plus sophistiquées d'ASML. Cette restriction limite la capacité de ses fondeurs à rivaliser avec les leaders mondiaux, tels que le taiwanais TSMC, qui s'appuient sur des processus de gravure toujours plus fins pour accroître la puissance des puces.

Pendant des décennies, l'industrie des semi-conducteurs a été régie par la loi de Moore, selon laquelle le nombre de transistors sur une puce double environ tous les deux ans.

Huawei a dévoilé cette semaine une approche alternative : réduire le temps de transit des signaux au sein des puces et des systèmes informatiques complexes, selon un principe baptisé 'Tau Scaling Law'.

Sa technique centrale, le 'LogicFolding', vise à agencer les circuits logiques, analogiques et mémoire dans des structures empilées et plus étroitement connectées, ce qui pourrait améliorer la densité, l'efficacité et les fréquences d'horloge au cours de la prochaine décennie.

Ses partisans y voient un moyen de prolonger les progrès technologiques alors que les avancées en matière de fabrication commencent à s'essouffler.

'Pour Huawei, les puces font face à deux contraintes majeures. L'une est inévitable : la loi de Moore heurtera un 'mur' physique d'ici dix ans', a déclaré He Tingbo, présidente de la division semi-conducteurs de Huawei, au Quotidien du Peuple cette semaine.

'L'autre est accidentelle : en raison des restrictions externes, Huawei a rencontré ce 'mur' plus tôt que ses pairs', a-t-elle ajouté, faisant probablement référence aux sanctions américaines sur l'importation de machines EUV avancées.

Cependant, d'autres experts font valoir que la réduction de la latence a toujours fait partie de la conception des semi-conducteurs et que nombre d'idées sous-jacentes s'apparentent aux travaux existants sur l'empilement tridimensionnel (3D), le packaging avancé et l'optimisation des systèmes.

'C'est une avancée pour Huawei, mais ce n'est pas une menace pour TSMC', a déclaré Jensen Huang, PDG de Nvidia, aux journalistes à Taipei jeudi. 'Depuis combien de temps TSMC utilise-t-il l'empilement de puces et le packaging 3D ? Près de 10 ans. La technologie de TSMC est donc très avancée.'

UN CONCEPT DÉJÀ CONNU ?

Dans la course à la puissance de calcul, l'industrie des puces a déjà adopté des technologies de packaging avancées permettant d'empiler les composants verticalement.

TSMC est à l'avant-garde avec sa technologie SoIC, qui permet une intégration plus dense de chipsets hétérogènes afin de réduire la taille et d'améliorer les performances.

Les fabricants de puces mémoire tels que SK Hynix et Samsung Electronics utilisent également des technologies d'empilement et de packaging 3D pour produire des puces mémoire multicouches, élément clé des processeurs d'IA, et pour optimiser l'efficacité énergétique.

Huawei estime que le LogicFolding pourrait surpasser les techniques couramment utilisées dans l'intégration 3D grâce à une 'division très fine et minutieuse des chemins critiques des circuits logiques sur plusieurs couches', selon Liao Heng, scientifique en chef chez Huawei Semiconductor.

Toutefois, les analystes de Bernstein ont averti dans une note que si l'empilement de couches augmente la densité de transistors, il accroît également la densité de puissance et le risque de surchauffe. Les rendements de production et les coûts constitueront un autre frein à l'adoption, ont-ils ajouté.

La propre feuille de route de Huawei souligne ces défis. Mme He a précisé que cette approche nécessiterait de nouveaux outils de conception (EDA) adaptés aux architectures de puces 'pliées', ainsi que de meilleures méthodes de gestion thermique pour des appareils allant des smartphones aux grands centres de données d'IA.

'Avec cette méthodologie qui n'optimise plus la surface au niveau de la puce, mais au niveau du système en se basant sur le temps, les exigences de capacité pour les fournisseurs d'EDA vont radicalement changer', a déclaré Handel H. Jones, PDG d'International Business Strategies, lors d'un débat sur le Tau Scaling mardi.

Les logiciels EDA dominants, produits par des acteurs comme Cadence Design Systems et Synopsys, jouent un rôle crucial dans l'élaboration des plans de semi-conducteurs sophistiqués.

REGARDS TOURNÉS VERS LA NOUVELLE PUCE KIRIN

Les annonces les plus concrètes de Huawei concernent une nouvelle puce Kirin pour smartphone, prévue pour la fin de l'année, qui sera la première à exploiter l'architecture LogicFolding.

Par rapport à sa précédente conception monocouche, la nouvelle puce améliorerait l'efficacité énergétique de 41 % et augmenterait la vitesse de fonctionnement de pointe de près de 13 %, a affirmé Mme He lors d'une intervention lundi.

Ces chiffres seraient significatifs s'ils étaient atteints à l'échelle commerciale. Cependant, Huawei n'a fourni aucune information sur les rendements de production, aucune comparaison de coûts, ni d'explication claire sur la manière dont ces gains se situent par rapport aux puces concurrentes gravées avec des nœuds plus avancés.

'Il n'y a pour l'instant rien de concret qui puisse être vérifié de manière indépendante ou comparé aux autres acteurs du marché', a souligné Lian Jye Su, analyste principal au cabinet de recherche technologique Omdia.