Cadence Design Systems, Inc. a annoncé que l'IP Cadence® pour GDDR6 est éprouvée au silicium sur la technologie de processus N5 de TSMC, dépassant les précédentes conceptions 16Gbps de Cadence. Ciblée pour les applications de mémoire à très haut débit, notamment l'informatique hyperscale, les communications 5G, l'automobile et le grand public, la PI GDDR6 se compose de la PI de conception de PHY et de contrôleur de Cadence et de la PI de vérification (VIP). GDDR6 est particulièrement bien adapté à l'interface mémoire des puces d'intelligence artificielle/apprentissage machine (AI/ML), qui prolifèrent en raison du nombre croissant d'applications d'inférence de l'IA.

Les clients peuvent accélérer le développement et réduire les risques lorsqu'ils utilisent les technologies Cadence et TSMC pour concevoir ces puces qui se connectent à la mémoire GDDR6. L'IP de Cadence pour GDDR6 au TSMC N5 fonctionnant à 22Gbps propose un débit de données plus de 2X supérieur à celui des autres normes de dernière génération comme DDR5 et LPDDR5 et est 37% plus rapide que les conceptions précédentes de Cadence à 16Gbps. Une architecture améliorée permet d'atteindre une bande passante de 22Gbit/sec par pinu704Gbit/sec par chipu dans toute la gamme des conditions de fonctionnement, avec une faible puissance opérationnelle et une faible puissance au repos ainsi qu'un faible taux d'erreur binaire (BER) pour une plus grande fiabilité et une plus grande bande passante.

L'IP du contrôleur GDDR6 correspondant propose une variété de caractéristiques de performance et de fiabilité dérivées des conceptions de contrôleur DDR de Cadence.