Applied Materials, Inc. a présenté des innovations qui aident les clients à poursuivre la mise à l'échelle 2D avec EUV et a détaillé le plus large portefeuille de technologies de l'industrie pour la fabrication des transistors 3D Gate-All-Around de la prochaine génération. Les fabricants de puces poursuivent deux voies complémentaires pour augmenter la densité des transistors dans les années à venir. La première est la mise à l'échelle 2D classique de la loi de Moore, en créant des caractéristiques plus petites à l'aide de la lithographie EUV et de l'ingénierie des matériaux.

L'autre consiste à utiliser la cooptation des technologies de conception (DTCO) et les techniques 3D qui optimisent intelligemment la disposition des cellules logiques pour augmenter la densité indépendamment des changements de pas de la lithographie. Ces dernières approches, qui comprennent les réseaux de distribution d'énergie à l'arrière et les transistors Gate-All-Around (GAA), devraient représenter une proportion croissante des améliorations de la densité logique dans les années à venir, à mesure que l'échelle 2D classique ralentit. Ensemble, ces techniques peuvent aider les fabricants de puces à fournir les futures générations de puces logiques avec une puissance, des performances, une surface, un coût et un temps de mise sur le marché améliorés -- ou PPACt.

Prolonger l'échelle 2D - L'émergence de la lithographie à ultraviolets extrêmes (EUV) a permis aux fabricants de puces de produire des caractéristiques plus petites et d'augmenter la densité des transistors. Cependant, l'industrie a atteint un point où la poursuite de la mise à l'échelle avec l'EUV introduit des défis qui nécessitent de nouvelles approches en matière de dépôt, de gravure et de métrologie. Après le développement de la résine EUV, les motifs de la puce doivent être gravés à travers une série de couches intermédiaires – ; appelées couche de transfert et masque dur - avant d'être finalement gravés dans la plaquette.

Jusqu'à présent, ces couches ont été déposées à l'aide de la technologie spin-on. Applied présente le Stensar(TM) Advanced Patterning Film for EUV qui est déposé à l'aide du système CVD (dépôt chimique en phase vapeur) de précision d'Applied. Comparé au dépôt par centrifugation, le film CVD d'Applied aide les clients à régler les couches de masque dur EUV pour des épaisseurs spécifiques et une résilience de gravure afin qu'ils puissent obtenir une uniformité de transfert de motif EUV presque parfaite sur toute la tranche.

Applied a également détaillé une capacité spéciale de ses systèmes de gravure Sym3(R) Y qui permet aux clients de graver et de déposer des matériaux dans les mêmes chambres pour aider à améliorer les motifs EUV avant qu'ils ne soient gravés dans la plaquette. Les chambres Sym3 enlèvent délicatement les matériaux de résistance EUV et redéposent ensuite les matériaux d'une manière spéciale qui élimine en moyenne la variabilité du motif causée par les "erreurs stochastiques". Les motifs EUV améliorés augmentent les rendements et améliorent la puissance et la performance des puces. Par conséquent, la technologie Sym3 d'Applied s'étend rapidement au-delà de la mémoire -- où Applied est le fournisseur numéro un de systèmes de gravure de conducteurs sur le marché de la DRAM -- à la fonderie-logique.

Applied a également démontré comment sa technologie de métrologie PROVision(R) eBeam peut être utilisée pour voir profondément à l'intérieur des puces multicouches afin de mesurer avec précision les caractéristiques dessinées par EUV sur l'ensemble de la tranche, aidant ainsi les clients à résoudre les "erreurs de placement des bords" que les autres techniques de métrologie ne peuvent diagnostiquer. Applied a presque doublé ses revenus liés au système eBeam en 2021 et est devenu le fournisseur numéro un de la technologie eBeam. Ingénierie des transistors 3D Gate-All-Around Le transistor GAA émergent illustre la manière dont les clients peuvent compléter la mise à l'échelle 2D par des techniques de conception 3D et des innovations de mise en page DTCO pour augmenter rapidement la densité logique, même si la mise à l'échelle 2D ralentit.

Les innovations dans l'ingénierie des matériaux permettent aux transistors GAA d'améliorer également la puissance et les performances. Dans les FinFET, les canaux verticaux qui forment le chemin électrique du transistor sont façonnés par la lithographie et la gravure, des processus qui peuvent entraîner des largeurs de canal inégales. Cette non-uniformité a un impact négatif sur la puissance et les performances, ce qui est l'une des principales raisons pour lesquelles les clients passent au GAA.

Les transistors GAA ressemblent aux transistors FinFET qui ont été tournés de 90 degrés afin que les canaux soient horizontaux au lieu d'être verticaux. Les canaux GAA sont formés à l'aide de l'épitaxie et de l'enlèvement sélectif de matériaux, des technologies qui permettent aux clients de concevoir avec précision la largeur et l'uniformité pour une puissance et des performances optimales. Le tout premier produit d'Applied était un système d'épitaxie, et l'entreprise est depuis lors le leader du marché.

Applied a été le pionnier de l'élimination sélective des matériaux lorsqu'elle a lancé le système Selectra(R) en 2016 et est le leader du marché avec plus de 1 000 chambres utilisées par les clients. Un défi majeur de la fabrication des transistors GAA est que l'espace entre les canaux n'est que d'environ 10nm, et les clients doivent déposer les empilements multicouches d'oxyde de grille et de grille métallique autour des quatre côtés des canaux dans le minuscule espace disponible. Applied a développé un système IMS(TM) (Integrated Materials Solution) pour la pile d'oxyde de grille.

Un oxyde de grille plus mince entraîne un courant d'attaque et des performances de transistor plus élevés. Cependant, les oxydes de grille plus minces entraînent généralement un courant de fuite plus élevé qui gaspille de l'énergie et crée de la chaleur. Le nouveau système IMS d'Applied réduit l'épaisseur d'oxyde équivalente de 1,5 angströms, permettant aux concepteurs d'augmenter les performances sans augmentation du courant de fuite de grille ou de maintenir les performances constantes et de réduire le courant de fuite de grille de plus de 10 fois.

Il intègre le dépôt de couches atomiques (ALD), les étapes thermiques, les étapes de traitement au plasma et la métrologie dans un seul système à vide poussé. Applied fait également la démonstration d'un système IMS pour l'ingénierie des empilements de grilles métalliques GAA, permettant aux clients de varier l'épaisseur des grilles afin de régler les tensions de seuil des transistors pour atteindre les objectifs de performance par watt des applications informatiques spécifiques allant des appareils mobiles alimentés par batterie aux serveurs à haute performance. Il effectue les étapes ALD de haute précision du métal dans un vide poussé pour éviter la contamination atmosphérique.

Des détails supplémentaires sur les solutions de mise à l'échelle logique d'Applied seront fournis lors de la Master Class "New Ways to Shrink" de la société qui se tiendra plus tard le 21 avril 2022.